[Verilog] Verilog 硬體描述語言教學講義

自己撰寫的教學講議，與其說教學講義，不如說是備忘錄，一切從簡。

Verilog 確實是一個很容易學的語言，大概 1 ~ 2 天就可以把大部分的東西都學會了，不過 Verilog 卻不好靈活運用，對於硬體的概念、時序 ... 等等需要一定的了解。

第一次接觸 Verilog 是搭配 Altera Cyclone IV 學習的，FPGA 的並行處理特色讓大量資料的處理快上許多，不過不管 Xilinx 或是 Altera 也好，幾十萬幾百萬的邏輯閘還是需要時間配置，在編譯器的處理與普通的程式編譯器相比實在慢很多，儘管 FPGA 有多種的好，編譯的等待完全消磨掉我對 FPFA 的開發興趣 ...

Google Drive → Verilog HDL教學講義 1st Edition.pdf
GitBook → https://www.gitbook.com/book/hom-wang/verilog-hdl/details